https://courses.fit.cvut.cz/MI-SCE/

Týmový projekt pro 3-4 studenty zahrnující FPGA design ve Vivado, programování ovladačů pro Linux, programování aplikace v C, programování simulátoru celého systému v C(C++).

Vedoucí: Skrbek

Výsledky projektu: https://gitlab.fit.cvut.cz/skrbek/neural-network-on-zynq

Cílem semináře je seznámit se s pokročilejšími spolehlivostními modely (zejména s nehomogenními Markovskými modely) a v SW Mathematica vytvořit nástroj umožňující výpočty spolehlivostních parametrů pro systémy s nekonstantními intenzitami poruch.

Řešitel: Bc. Jan Řezníček. Výsledky/Repozitář GIT: https://gitlab.fit.cvut.cz/reznija5/mi-sce_reznicek

Vedoucí: Ing. Martin Kohlík, Ph.D.

Cílem práce je navrhnout algoritmus a naimplementovat nástroj pro stanovení podobnosti dvou kombinačních logických obvodů, které jsou funkčně ekvivalentní, ale strukturně rozdílné. Možností řešení je mnoho, může tedy jít i o skupinový projekt.

Vedoucí: Fišer (možno dále pokračovat jako VýLet/BP/DP)

Cílem práce je naprogramovat algoritmus pro generování komprimovaných testovacích vektorů pro PRAS (Progressive Random Access Scan) architekturu založený na převodu problému generování testu na problém řešitelnosti booleovské formule (SAT). Je možné využít již připravený framework (C++) obsahující většinu funkcionality. Pozn.: nejlépe pro magisterské studenty.

Vedoucí: Fišer (možno dále pokračovat jako VýLet/DP)

Sledování změn parametrů typické pro zdroje hodinového signálu (frekvence, jitter, střída, případně další). Měření bude prováděno na konfigurovatelném zdroji hodinového signálu IDT VersaClock 5|6. Vhodné měřící vybavení bude dodáno.

Cílem je zjistit, zda se pomocí PLL a programovatelných zatěžovacích kondenzátorů dá simulovat (urychlené) stárnutí oscilátoru pro účely testování integrovaných obvodů na časové chyby. Druhým možným využitím jsou obvody typu PUF (Physically Unclonable Function), které využívají vlastnosti hodinového signálu jako zdroj náhodnosti.

Vedoucí: Bartík (možno dále pokračovat jako VýLet/BP/DP)

Návrh vhodného HW a SW tak, aby vznikly 2 „nezávislé“ části uvnitř jednoho čipu. Každá část by měla být schopná komunikovat přes sběrnici CAN. Vzniklý duplexní systém by si měl poradit s výpadkem napájení jedné poloviny čipu.

Takto vzniklý hybridní systém lze považovat za proof-of-concept pro fail-safe systémy realizované na jednom čipu. Cíle je zvýšení celkové odolnosti zařízení proti výpadkům některých napájení a zmenšení počtu nutných integrovaných obvodů ze 2 na 1.

Vedoucí: Bartík (možno dále pokračovat jako VýLet/BP/DP)

Proveďte analýzu dostupných schémat zapojení vývojové desky Basys3 a na základě osazených čipů a dalších součástek se pokuste zrekonstruovat schéma zapojení JTAG rozhraní a JTAG programátoru tak, aby bylo možné zachovat kompatibilitu se stávajícím rozšiřujícím modulem Digilent Plug-In pro vývojové prostředí Xilinx Vivado a Xilinx ISE (Impact).

Ze zatím zjištených informací je zapojení blízké referenčnímu zapojení čipu FTDI FT2232H, kde v externí EEPROM je nahrán „tajný“ licenční klíč. EEPROM (93C46) není nijak zabezpečená.

Vedoucí: Bartík (možno dále pokračovat jako VýLet/BP/DP)

Jde o vytvoření maximálně jednoduchého prostředí pro přenos většího množství dat mezi FPGA a PC pomocí 1G Ethernetu.

Vedoucí: Bartík (možno dále pokračovat jako VýLet/BP/DP)

Jde v první fázi o rešeršní studii v oblasti metrik pro určení úrovně bezpečnosti, spolehlivosti, odolnosti proti poruchám i útokům a dalších limitujících vlastností navrhovaného systému tak, aby bylo možné ověřit tyto vlastnosti před samotnou implementací. Předpokládá se využití Petriho sítí, UML diagramů, Markovských řetězců i jejich kombinací.

Vedoucí: Kubátová (možno dále pokračovat jako VýLet/BP/DP/PhD)

Cílem práce je naprogramovat stávající (publikovaný) algoritmus pro generování komprimovaných testovacích vektorů pro RAS (Random Access Scan) architekturu. Jedná se o čistě implementační práci, bez nutnosti hlubších znalostí problematiky. Výsledný program bude sloužit pro srovnání s nově vyvíjenými algoritmy.

Vedoucí: Fišer

Cílem práce je naprogramovat stávající (publikovaný) algoritmus pro generování komprimovaných testovacích vektorů pro Illinois-Sacn architekturu. Jedná se o čistě implementační práci, bez nutnosti hlubších znalostí problematiky. Výsledný program bude sloužit pro srovnání s nově vyvíjenými algoritmy.

Vedoucí: Fišer (možno dále pokračovat jako VýLet/DP vytvořením nových algoritmů)

Cílem práce je naprogramovat stávající (publikovaný) algoritmus pro generování komprimovaných testovacích vektorů způsobem „Packet-based compression“. Jedná se o čistě implementační práci, bez nutnosti hlubších znalostí problematiky. Výsledný program bude sloužit pro srovnání s nově vyvíjenými algoritmy.

Vedoucí: Fišer (možno dále pokračovat jako VýLet/DP vytvořením nových algoritmů)

Obsahem práce je najít a prostudovat současné přístupy modelování poruch s ohledem na implementační platformu (ASIC, FPGA, DPS, až do úrovně tranzistrů). Cílem je vytvořit model, který by dokázal simulovat jevy, které nejsou viditelné při reálných experimentech. Cílem je vytořit souhrnné materiály pro modelování poruch na současných vestavných systémech. Bude třeba zohlednit např. násobné poruchy. Materiály pro studium máme k dispozici u vedoucích projektu.

Vedoucí: Daňhel + Kubátová (možno dále pokračovat jako VýLet/BP/DP, pro jednotlivce i pro tým)

Cílem práce je návrh databáze pro výočet spolehlivostních parametrů dle zavedených standardů pro reálné elektronické systémy. Databáze bude trochu většího rozsahu dle konkrétního systému. Je možno udělat pouze výseč pro ověření návrhu a funkčnosti. Je také možné vytvořit webové rozhraní pro zadávání/získávání informací do/z databáze. Materiály pro tvorbu databáze jsou k dispozici u vedoucího návrhu.

Vedoucí: Daňhel (možno dále pokračovat jako VýLet/BP/DP, pro jednotlivce i pro tým)

Cílem práce je vytvořit implementaci rozhraní pro komunikaci mezi PC a deskou Sakura-G pro vyhodnocování útoků postranními kanály. V současné době využíváme komunikaci s šifrovacím modulem sériovou linku, kdy každý blok otevřeného textu je přenesen do hlavního (šifrovacího) FPGA, zašifrován a šifrový text přenesen zpět to PC. Úkolem studenta bude urychlit tuto komunikaci tak, že budou z PC přenesena pouze inicializační data (seed pro generátor náhodných čísel, klíč, první otevřený text,…) a dále bude generování vstupních dat probíhat v řídícím FPGA desky a to v různých režimech (konstantní otevřený text, náhodný otevřený text či jejich střídání). Výsledkem byl měl být VHDL kód pro řídící FPGA desky Sakura-G a wrapper pro šifrovací FPGA umožňující použití libovolného šifrovacího algoritmu. Dále by měla být vytvořena aplikace v C/C++, která bude schopna replikovat náhodná data vygenerovaná v FPGA.

Vedoucí: Miškovský (možno dále pokračovat jako Výlet/BP/DP)

Řešitel: Bc. Ondřej Semrád.

Odkaz na výsledky: https://gitlab.fit.cvut.cz/semraond/sce_2018_semrad

Student nastuduje a implementuje dílčí části současného výzkumu (real-time komprese s propustností 10Gbps+) do většího funkčního celku pro ověření teoretických předpokladů. Pro experimenty se předpokládá implementace algoritmu LZ4 v hardwaru (FPGA).

Vedoucí: Ing. Matěj Bartík

Řešitel: Bc. Tomáš Beneš. Odkaz na výsledky: https://hwlab.fit.cvut.cz/various/vylet/2018/benesto3/start

Cílem práce je navržení nové techniky měření a simulace/implementace navrženého řešení v hardwaru (FPGA). Předpokládá se měřící rozlišení v rámci nanosekund.

Vedoucí: Ing. Matěj Bartík

Řešitel: Bc. Karel Hynek. Odkaz na výsledky: https://hwlab.fit.cvut.cz/various/vylet/2018/hynekkar/start

Implementujte systém VeraGreg na vybraném zabezpečeném mikrokontroléru (Paillierův kryptosystém, aritmetika velkých čísel,…). Implementace by měla maximálně využívat kryptografických prostředků platformy. Dále implementujte alespoň základní ochranu proti útokům postranními kanály a porovnejte systém VeraGreg s běžně používanými řešeními.

Vedoucí: Ing. Jakub Klemsa a Dr.-Ing. Martin Novotný

Řešitel: Bc. Jan Říha. Link na repo: https://gitlab.fit.cvut.cz/rihaja11/VERAGREG

Prostudujte možnosti Codasip studia (https://www.codasip.com/), kde je možné navrhovat procesory nebo upravovat instrukční sadu stávajích (např. RiscV) tak, aby bylo možné doplnit potřebné instrukce pro konkrétní aplikaci. Podle svého oboru vyberte úpravu (např. přidání instrukcí pro šifrování nebo pro učení neuronové sítě). Nainstalujte si studio Codasip (podle instrukcí KČN) a realizujte vybraný procesor. Důkladně zdokumentujte a zhodnoťte použitelnost a výstup práce.

Vedoucí: Kubátová (možno dále pokračovat jako VýLet/BP/DP)

Cilem semináře je praktické seznámení se s pokročilými konstrukcemi jazyka SystemVerilog a knihovny UVM (zejména clocking bloky, interface, randomizace, asserty včetně časových, coverage, TLM1, TLM2, UVM, RAL, …) a implementace testovacich prostředí pro příklady z předmětu MI-SIM a BI-APS. Využijte simulátor dostupný zde: (https://www.edaplayground.com/home). Důkladně vyzkoušejte, zda nástroj opravdu umí všechny konstrukce SystemVerilogu popsané výše a případne porovnejte simulátory, co jsou na uvedené stránce k dispozici.

Řešitel: Miroslav Kallus

Vedoucí: Martin Kohlík

Týmový projekt pro 2 studenty zahrnující programování ovladačů pro Linux, programování v C, programování periferií do QEMU, úpravy QEMU.

Cílem práce je přidat do QEMU periferie, které jsou využívány pro výuku v předmětu MI-OLI a upravit qemi tak, aby bylo kompatibilní s deskou Zybo. Předpokládá se zobrazení fotografie desky a nasimulování funkce přepínačů, tlačítek a LED diod. Ovládání pomocí myši. Těžiště leží v periferiích, simulace procesoru je plně pokryta QEMU.

Vedoucí: Skrbek

Výsledky projektu: existuje částečná implementace, ze které je možné vyjít.